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wiki:mist1032a [2014/12/20 20:42] (現在)
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 +  * MIST32アーキテクチャの一部に対応するプロセッサとして試作し、評価を行う目的のプロセッサ。
 +  * MIST32アーキテクチャの開発はOS,​ コンパイラ、アセンブラの開発も含みます。
 +  * 筑波大学情報学群情報科学類の情報特別演習(授業)にて基礎を開発する。
 +
 +=====システム概要=====
 +  * MIST32アーキテクチャを採用(一部命令・レジスタ非搭載)
 +  * RISC型2デコード・4イシュー・アウトオブオーダスーパースカラプロセッサ
 +  * シングルコア
 +  * 片道分岐予測搭載(常に分岐しないという予測)
 +    * 分岐予測に基づく投機的実行を行う
 +  * Tomasuloのアルゴリズムを採用
 +  * 演算ユニット(除算ユニットなし)
 +    * ブランチ*1
 +    * 整数加減算論理*1
 +    * 整数乗算*1
 +    * ロードストア*1
 +  * 使用マザーボード
 +    * CPU Designer Ver2
 +  * レジスタ
 +    * 汎用32本、他システムレジスタとしてスタックポイントレジスタ、フラグレジスタ、モードレジスタ、プログラムカウンタを持つ。
 +  * 命令形
 +    * ロジック
 +    * 加減算
 +    * 乗算
 +    * (浮動小数点ハードウェアは次期CPUにて搭載)
 +  * 設計思想
 +    * アウトオブオーダー実行の際でも極力ハードウェア量を増やさず性能を向上させる設計(インオーダ実行でも性能向上)
 +  * 保護機能
 +    * なし
 +  * VMM支援機能
 +    * センシティブ命令を持たない ​
 +  * 分岐予測
 +    * 片方向予測のみ(常に分岐しないと予測)
 +
 +
 +命令セットは、2010/​10/​28のアップデートでニーモニックに対応するオプコードが大幅に変更されています。旧情報はファイルの「旧ISA」タブに乗っています。
 +|ファイル名|ファイル形式|初版アップ日|アップデート日|
 +|命令セット|Excel2007|2010/​9/​10|2011/​01/​21|
 +|リファレンスマニュアル|PDF|2010/​9/​21|2011/​01/​21|
 +
 +====進行状況====
 +
 +  * 大体のアーキテクチャ決定 → 済
 +  * 命令セット・アドレッシング方式の決定 → 済
 +  * パイプラインモジュール定義 → 済
 +  * コーディング → 済
 +   * Fetch  済
 +   * Decode  済
 +   * Rename  済
 +   * Scheduler1  済
 +   * Scheduler2  済
 +   * Execution/​LDST  済
 +   * ALU0(Branch)  済
 +   * ALU1(Adder/​Logic/​Shift/​Buffer)  済
 +   * ALU2(MUL)  済
 +   * ALU3(Load/​Store)  済
 +   * 全ステージ結合  済
 +   * シミュレーション → 済